La Radio Logicielle désigne l'implémentation d'éléments de transmission radio sur des architectures programmables au lieu des traditionnels circuits intégrés dédiés. Elle a aussi l'avantage de faciliter le prototypage de nouveaux standards et de réduire le coût et le temps de la mise sur le marché. Les architectures programmables, notamment CPUs, doivent pouvoir atteindre les débits des architectures dédiées pour les standards actuels, en utilisant des techniques de parallélisation. Il est possible d'exploiter plusieurs niveaux de parallélisation comme l'approche SIMD des CPUs mais aussi le parallélisme à l'échelle du graphe de tâches d'une chaîne de traitements numériques. Pour ce dernier type de parallélisme, il est possible d'exploiter les propriétés des tâches de traitement. Ainsi, si une tâche est sans état interne, alors il est possible d'appliquer du parallélisme de tâches à travers leur réplication. Combiné avec le parallélisme de pipeline, il est possible d'imaginer des heuristiques permettant pour une chaîne donnée et un nombre de ressources limités d'atteindre le débit de traitement le plus élevé. Dans cet article, nous proposons un modèle définissant le problème pour une chaîne de communications lorsque ces deux types de parallélismes sont exploités, ainsi qu'une expérimentation sur une chaîne de Radio Logicielle existante.