Study and design of analog architectures for optimization of electromagnetic compatibility of a battery management circuit
Etude et conception d'architectures analogiques pour l'optimisation des performances en compatibilité électromagnétique d'un circuit de surveillance de batterie
Abstract
Battery management systems (BMS) or more specifically battery cell controllers (BCC) in direct interface with the electric vehicle (EV) battery cells are vital for insuring high performance and safety of the later. The goal of this work is to propose new optimized analog designs/architectures for the analog front end (AFE) of NXP’s BCC products to reduce overall chip and external components cost. Furthermore, the electromagnetic compatibility (EMC) and electrostatic discharge (ESD) performances are to be maintained or even approved. First, an EMC theoretical modeling of the BCC susceptibility within its application is proposed along with an optimization of the external components to achieve lowest cost and highest EMC performance. Secondly, a new analog design of the passive cell balancing blocks is proposed along with product prototype validation. This proposed design not only enables busbar! management but also an area gain of 0.9 mm² on the product. Thirdly, an analysis of the integration of active low pass filters in the AFE is proposed along with the analog designs of the best chosen approaches. Finally, the measurement channels of the BCC are considered. The redundancy of such channels is analyzed and new approaches are proposed. Moreover, a design change on a continuous-time sigma delta analog to digital converter (ADC) is proposed to gain up to 0.57 mm² of die size along with EMC design optimization.
Les systèmes de gestion de batterie (BMS) ou plus spécifiquement les contrôleurs de cellule de batterie (BCC) en interface directe avec les cellules de batterie des véhicules électriques sont vitaux pour assurer la haute performance et la sécurité de ces derniers. L'objectif de ce travail est de proposer de nouvelles conceptions/architectures analogiques optimisées pour le frontal analogique (AFE) des produits BCC de NXP afin de réduire le coût global de la puce et des composants externes. En outre, les performances en matière de compatibilité électromagnétique (CEM) et de décharge électrostatique (ESD) doivent être maintenues, voire approuvées. Tout d'abord, une modélisation théorique de la susceptibilité électromagnétique du BCC dans son application est proposée ainsi qu'une optimisation des composants externes afin d'atteindre le coût le plus bas et la performance CE! M la plus élevée. Deuxièmement, une nouvelle conception analogique des blocs d'équilibrage passif des cellules est proposée, ainsi qu'une validation du prototype du produit. Cette conception proposée permet non seulement la gestion des busbars mais aussi un gain de surface de 0,9 mm² sur le produit. Troisièmement, une analyse de l'intégration des filtres passe-bas actifs dans l'AFE est proposée avec les conceptions analogiques des meilleures approches choisies. Enfin, les canaux de mesure du BCC sont examinés. La redondance de ces canaux est analysée et de nouvelles approches sont proposées. En outre, une modification de la conception d'un convertisseur analogique-numérique (ADC) sigma delta à temps continu est proposée pour gagner jusqu'à 0,57 mm² de taille de puce, ainsi qu'une optimisation de la conception CEM.
Keywords
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