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Communication Dans Un Congrès Année : 2023

Combined Internal Attacks on SoC-FPGAs: Breaking AES with Remote Power Analysis and Frequency-based Covert Channels

Attaques internes combinées sur SoC-FPGA : Briser AES avec l'analyse de puissance à distance et les canaux cachés basés sur la fréquence

Anis Fellah-Touta
  • Fonction : Auteur
  • PersonId : 1186395
Lilian Bossuet
Carlos Andres Lara-Nino

Résumé

In recent years, the field of side-channel analysis has observed a revolution in the design of the attack methodology. Conventional approaches which require the use of highly specialized equipment like oscilloscopes and spectrum analyzers, despite highly precise, might be regarded as impractical in some scenarios. On the other hand, the use of less-accurate internal sensors which can monitor the power footprint of a circuit has risen in popularity. Delay sensors have shown promising results. These structures are interesting since they can be implemented from regular hardware resources available in most circuits. This means that components already available in the target platform might be leveraged to implement a sidechannel attack. Moreover, it has been shown that is not necessary to have direct access to the platform to carry out such an attack; which implies that if there is a remote link such as Ethernet, an adversary might be able to perform Remote Power Analysis (RPA) of the system. So far, the main challenge for the success of this kind of attack is the problem of cutting and aligning the power traces. This is usually achieved through secondary digital channels which carry some trigger information. In this paper, we simplify the conditions for an RPA attack to take place. Namely, our method mitigates the need for connecting digital triggers to the remote sensor. We demonstrate this approach by performing a successful key recovery on a hardware implementation of AES.
Ces dernières années, le domaine de l'analyse par canaux auxiliaires a connu une révolution dans la conception de la méthodologie d'attaque. Les approches conventionnelles qui nécessitent l'utilisation d'équipements hautement spécialisés tels que des oscilloscopes et des analyseurs de spectre, bien que très précises, peuvent être considérées comme impraticables dans certains scénarios. D'autre part, l'utilisation de capteurs internes moins précis, capables de surveiller l'empreinte énergétique d'un circuit, a gagné en popularité. Les capteurs de retard ont montré des résultats prometteurs. Ces structures sont intéressantes car elles peuvent être mises en œuvre à partir des ressources matérielles régulières disponibles dans la plupart des circuits. Cela signifie que les composants déjà présents dans la plateforme cible peuvent être utilisés pour mettre en œuvre une attaque par canal auxiliaire. De plus, il a été démontré qu'il n'est pas nécessaire d'avoir un accès direct à la plateforme pour mener une telle attaque ; ce qui implique que s'il existe un lien distant tel qu'Ethernet, un adversaire pourrait être capable d'effectuer une analyse de puissance à distance du système (RPA). Jusqu'à présent, le principal défi pour la réussite de ce type d'attaque réside dans le problème de découpage et d'alignement des traces de puissance. Cela est généralement réalisé grâce à des canaux numériques secondaires qui transportent des informations de déclenchement. Dans cet article, nous simplifions les conditions pour qu'une attaque RPA puisse avoir lieu. Notre méthode atténue notamment le besoin de connecter des déclencheurs numériques au capteur distant. Nous démontrons cette approche en effectuant avec succès une récupération de clé sur une implémentation matérielle d'AES.
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Origine : Fichiers produits par l'(les) auteur(s)

Dates et versions

hal-04165230 , version 1 (18-07-2023)

Licence

Paternité - Pas d'utilisation commerciale

Identifiants

Citer

Anis Fellah-Touta, Lilian Bossuet, Carlos Andres Lara-Nino. Combined Internal Attacks on SoC-FPGAs: Breaking AES with Remote Power Analysis and Frequency-based Covert Channels. 8th IEEE European Symposium on Security and Privacy (EuroSP2023), IEEE, Jul 2023, Delft, Netherlands. ⟨10.1109/EuroSPW59978.2023.00035⟩. ⟨hal-04165230⟩
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