La conception de nouveaux dispositifs micro-ondes et optiques nécessite de traiter des problèmes de calcul avec des complexités géométriques croissantes et de développer des schémas numériques plus rapides et plus efficaces. Le maillage par blocs est une technique puissante de réduction de ressources informatiques en termes de temps processeur et de mémoire requise. Cette technique peut réduire considérablement les erreurs de maillage grossier autour des discontinuités. Toutefois, lorsqu’on utilise un pas-temporel global, la dispersion numérique augmente avec le rapport de sous-maillage. Dans cet article, nous présentons une nouvelle approche pour calculer l’erreur de dispersion numérique lorsque le maillage par blocs cartésien est concerné. Ces relations nous permettent de calculer la taille maximale du maillage, le taux de sous-maillage et le pas-temporel qui garantissent un niveau tolérable de dispersion numérique, optimisant ainsi les ressources de calcul. Enfin, quelques expériences numériques (présentées dans la version finale) montreront les avantages de l’approche proposée. Une procédure similaire peut être appliquée aux méthodes FDTD ou FIT utilisant un maillage par blocs.