Les systèmes embarqués sont contraints, pour des raisons de coût et d’autonomie, en mémoire et en consommation d’énergie tout en requérant de plus en plus de performance. La compression de code permet d’optimiser la taille des codes embarqués mais aussi leur performance et leur consommation d’énergie. La quasi totalité des travaux sur le sujet proposent des schémas de compression reposant sur une décompression entre la mémoire et le coeur du processeur (pré-cache ou post-cache) afin de ne pas modifier ce dernier. Mais ces méthodes sont soit très pénalisantes en temps d’exécution, soit très dures à mettre en oeuvre pour des processeurs superscalaires. Dans cet article, nous proposonsun schéma de compression intra-pipeline adapté aux processeurs embarqués haute-performance, nous montrons qu’il permet d’optimiser les trois critères simultanément et ce pour différentes caractéristiques architecturales.