La diminution des dimensions de gravure, la hausse de la fréquence de fonctionnement ainsi que la baisse des tensions d'alimentation des circuits intégrés en technologies CMOS avancées ont conduit les fabricants majeurs de semi-conducteurs à modifier leurs méthodes d'assemblage boîtier pour minimiser les éléments parasites RLC sur les chemins d'alimentation. Cette amélioration de performances fonctionnelles s'est cependant avérée être une nouvelle source de danger pour la robustesse des circuits intégrés, en créant des points d'injection possibles dans le coeur des circuits intégrés lors d'un événement ESD. La stratégie classique de protection ESD, embarquée directement sur le silicium, a également dû être modifiée en conséquence. Il n'existe toutefois pas d'outils commerciaux d'analyse rapide systématique de ce nouveau type de réseau ESD, disséminé dans le coeur et plus uniquement dans la couronne d'entrées/sorties. Ce document expose les difficultés auxquelles devra faire face l'outil que nous projetons de concevoir : ESD IP Explorer.