La conception d’un récepteur itératif alliant une faible complexité, un débit élevé et une latence admissible demeure un défi majeur pour des systèmes de communications numériques. Dans cet article, une exploration architecturale pour des récepteurs itératifs dédiés à un système de modulation codée à bits entrelacés adopté dans la deuxième génération du standard de diffusion numérique terrestre (DVB-T2) est détaillée. Des architectures comprenant des ordonnancements particuliers favorisant la maîtrise de la latence au sein du récepteur et un algorithme de propagation de croyance simplifié pour le décodage de codes LDPC sont proposées. Les simulations démontrent que les gains escomptés peuvent être véritablement obtenus par des architectures matérielles. Dans un second temps, une première implémentation d’un récepteur itératif a été effectuée sur un circuit FPGA. Les résultats expérimentaux ont permis de valider le potentiel de notre architecture de réception itératif comme une solution pratique véritablement pertinente pour le standard DVB-T2.