L'accroissement continu de la complexité des System-On-Chip (SOC) fait de leur conception un processus de plus en plus difficile à maîtriser. La synthèse de haut-niveau permet d'en améliorer le rendement, que ce soit pour la spécification, l'implémentation ou la vérification. Les assertions autorisent une détection anticipée d'erreurs de conception résiduelles à tous les niveaux, mais restent cependant ignorées des processus de synthèse de haut-niveau. Les travaux présentés dans ce document visent d'une part à traduire une assertion d'une spécification de haut-niveau en son équivalent dans la description matérielle de l'architecture. D'autre part, un circuit moniteur synthétisable est généré à partir de cette assertion. L'effort de vérification est donc aidé statiquement pendant la conception, et dynamiquement pendant la simulation ou l'émulation du circuit.