Depuis ces dernières années, les FPGAs intègrent de plus en plus de cellules logiques et aujourd'hui de nombreux blocs dédiés comme les mémoires de types SRAM, les multiplieurs câblés, les I/O dédiées et coeurs de processeurs. L'inconvénient majeur de ces architectures est la consommation électrique élevée. Pour répondre au mieux aux différentes contraintes de conception sur FPGA, il est indispensable d'obtenir au plus tôt la meilleure adéquation algorithme / architecture / consommation. Pour cela il est indispensable de posséder une bibliothèque de composants modélisés en consommation comparable aux bibliothèques caractérisées pour la fabrication d'ASIC. Nous proposons dans l'article, une méthodologie de modélisation basée sur la caractérisation d'éléments de gros grain sur une architecture grain fin, pour estimer la consommation d'application par analyse ascendante de l'architecture. Cette méthode est appliquée sur l'architecture du Virtex E 400 avec l'application de traitement du signal : le FIR ou nous obtenons une précision de 9 % par rapport aux mesures réelles.