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Thèse Année : 2023

Real-Time implementation of Quasi-Cyclic Short Packet Receiver

Implémentation Temps-Réel d’un Récepteur Quasi Cyclic Short Packet

Camille Monière
  • Fonction : Auteur
  • PersonId : 1197239

Résumé

In wireless communications, frame detection and synchronization are usually performed using a preamble, which consumes a significant amount of bandwidth and resources when sending small data packets. Recently, a new kind of preamble-less frame called Quasi-Cyclic Short Packet (QCSP) has been proposed. This thesis investigates the possibilities of real-time implementation of the QCSP communication chain. To this end, the algorithms are detailed, both in transmission and reception, and then, where possible, optimized. In addition, the most critical task of the receiver, the detection, is studied in depth. Different levels of parallelism and implementation strategies are detailed for both software and hardware implementations. Several trade-offs between throughput and resource utilization are also discussed. Finally, full-scale experiments are presented. Thus, the thesis demonstrates that the process of transmitting/receiving a QCSP frame is feasible at a low hardware cost, which makes the QCSP frame attractive for low power wide area networks (LPWAN).
Dans les communications sans fil, la détection et la synchronisation des trames sont généralement effectuées à l’aide d’un préambule, ce qui consomme une quantité de bande passante et de ressources non négligeables lors de l’envoie de petits paquets de données. Récemment, un nouveau type de trame sans préambule appelé Quasi Cyclic Short Packet (QCSP) a été proposé. Cette thèse étudie les possibilités de mise en œuvre temps-réel de la chaine de communication QCSP. À cette fin, les algorithmes sont détaillés, tant en émission qu’en réception, puis, lorsque cela est possible, optimisés. De plus, la tâche la plus critique du récepteur, la détection, est étudiée en profondeur. Différents niveaux de parallélisme et stratégies d’implémentation sont détaillés pour des implémentations logicielles, mais aussi matérielles. Plusieurs compromis entre le débit et l’utilisation des ressources sont également discutés. Enfin, des expériences grandeur nature sont présentés. Ainsi, la thèse démontre que le processus d’émission/réception d’une trame QCSP est réalisable à un faible coût matériel, ce qui rend la trame QCSP attrayante pour les réseaux étendus à faible puissance (LPWAN).
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Origine : Fichiers produits par l'(les) auteur(s)
Licence : CC BY SA - Paternité - Partage selon les Conditions Initiales

Dates et versions

tel-04088743 , version 1 (04-05-2023)

Licence

Paternité - Partage selon les Conditions Initiales

Identifiants

  • HAL Id : tel-04088743 , version 1

Citer

Camille Monière. Real-Time implementation of Quasi-Cyclic Short Packet Receiver. Electronics. Universite de Bretagne-Sud, 2023. English. ⟨NNT : ⟩. ⟨tel-04088743⟩

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