Fault-mitigation strategies for reliable FPGA architecture
Stratégies de tolérance aux fautes pour des architecture fiables de circuits reconfigurables
Résumé
Reconfigurable Field Programmable Gate Arrays (FPGAs) are extensively employed
in various application domains due to their flexibility, high–density functionality,
high performance and low–cost development compared to ASICs (Application Specific
Integrated Circuits). However, the challenge that must be tackled during system
design is their high susceptibility to the radiation induced faults such as Single
Event Effects (SEEs). These radiation induced faults are a major concern in safety
and mission critical systems such as automotive and avionics systems. In general,
most of today’s commercial off-the shelf (COTS) FPGAs are not designed to work
under these harsh environments, except for specific circuits that have been radiation–
hardened at the fabrication process level, but at a very high cost overhead, which
makes them less interesting from an economic and performance point of view.
Design based techniques and architectural customization are the other ways to
achieve desired level of reliability in a system design. This thesis work is a part of
a multi-partner project–ARDyT, which aims to develop a low–cost reliable FPGA
architecture with supporting EDA tool-suite that offers a complete environment for a
fault tolerant system design. The ARDyT FPGA architecture plans to incorporate
appropriate fault mitigation strategies at different level of the architecture. The
work carried-out in this thesis focus mainly on developing reliability strategies at
hardware and configuration level. A fault-aware customized configurable logic block
architecture is proposed to support fault mitigation process in configurable logic
resources. One of the main objectives of ARDyT project is to handle multi-bit upsets
(MBUs) in the configuration bitstream. A new built–in 3–Dimensional Hamming
(3DH) error correcting scheme is proposed to handle MBUs in the configuration
bitstream. Proposed schemes are made adaptable in such a way that they are
integrated in the ARDyT architectural framework to support the global (centralized)
reliability management strategy.
Les circuits reconfigurables (Field Programmable Gate Arrays - FPGAs) sont largement
utilisés dans divers domaines d’application en raison de leur flexibilité, de
leur haute densité d’intégration, de leur niveau de performance et du faible coût
de développement associé. Toutefois, leur grande sensibilité aux défauts dus aux
rayonnements électromagnétiques tels que les "Single Event Effets" (SEE), est un
défi qui doit être abordé pendant la conception du système. Ces SEE sont une
préoccupation majeure dans la sécurité et pour les systèmes critiques tels que les
systèmes automobile et avionique. En général, la plupart des FPGA d’aujourd’hui
ne sont pas conçus pour fonctionner dans ces environnements difficiles, sauf pour
les circuits spécifiques qui ont été durcis par construction au niveau du processus de
fabrication. Ces circuits ont un surcoût très élevé et des performances moindres, ce
qui les rend moins intéressants que leurs équivalents non protégés.
Le projet ARDyT vise à développer une architecture FPGA fiable à faible coût
avec une suite d’outils de conception, offrant un environnement complet pour la
conception d’un système tolérant aux fautes. Ce travail de thèse présente une contribution
à l’architecture du FPGA ARDyT, qui intègre des stratégies de prises
en charge des fautes adaptées aux différents éléments de l’architecture. L’un des
principaux objectifs du projet ARDyT est de gérer les changements de valeurs multiples
(multi bit upsets (MBUs)) dans le flux binaire de configuration du FPGA.
Ces stratégies de tolérance aux fautes pour protéger les ressources logiques et le
flux binaire de configuration sont discutées en détail. Une architecture spécifique
du bloc logique élémentaire configurable est proposée afin de simplifier la stratégie
de prise en compte des fautes dans les ressources logiques. Un nouveau système
de correction d’erreur intégrée (3-Dimensional Hamming - 3DH) est proposé pour
gérer les MBU dans le flux binaire de configuration. L’ensemble de cette stratégie
de gestion de fautes est implémenté dans l’architecture au travers d’un manager de
la fiabilité centralisée nommée R3M (Run-time Reconfigurable Resource Manager).
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