Une PLL à Double boucle basée sur une architecture N-entière pour une faible résolution de fréquence en technologie 28nm CMOS FD-SOI
Résumé
La conception d’une PLL à double boucle basée sur une architecture N-entière est présentée dans ce papier. L’architecture proposée vise à atteindre une fine résolution avec une large bande passante sans utiliser l’approche N-fractionnelle. Dans le mode Galileo la PLL fonctionne aux fréquences de 4705,8MHz, 5115MHz et 6301,68MHz. En outre, dans le mode WiFi, la PLL fonctionne de 5,16GHz à 5,72GHz, avec un espacement des canaux de 10MHz. Le temps de verrouillage de la PLL conçue est de 3µs avec une consommation électrique de 1,375mW.