Une étape importante de la conception de circuits est le placement des étages de pipeline, dans le but d'augmenter significativement le débit de données. À cette fin, le retiming permet d'obtenir un pipeline optimal par rapport à un critère, comme par exemple le nombre de registres requis. Cet article présente une extension des réseaux de Petri temporisés pour la modélisation des circuits électroniques synchrones, dans le but d'explorer les problèmes de conception de pipelines. Les réseaux de Petri temporisés « à la Ramchandani » qui appliquent une règle de tir à pas maximal ont notamment été utilisés pour la modélisation des circuits électroniques. Notre extension, à travers les resets qui modélisent les étages du pipeline, et à travers les transitions retardables qui relâchent les contraintes temporelles, permet d'élargir l'espace de conception des systèmes pipelinés et ainsi de traiter conjointement les problèmes de retiming et de vérification. Après avoir défini formellement ce modèle, nous donnons les résultats de décidabilité et de complexité des principaux problèmes d'intérêt. Nous appliquons notre approche à une propriété de multiplexage temporel permettant ainsi de mutualiser des opérateurs du circuit tout en minimisant le nombre de registres.