Communication Dans Un Congrès Année : 2011

Scalability of split-gate charge trap memories down to 20nm for low-power embedded memories

L. Masoero
  • Fonction : Auteur
F. Brun
M. Gély
  • Fonction : Auteur
P. Colonna
  • Fonction : Auteur
E. Nowak
  • Fonction : Auteur
A. de Luca
  • Fonction : Auteur
P. Brianceau
  • Fonction : Auteur
C. Charpin
  • Fonction : Auteur
R. Kies
  • Fonction : Auteur
V. Delaye
  • Fonction : Auteur
F. Aussenac
  • Fonction : Auteur
C. Carabasse
  • Fonction : Auteur
S. Pauliac
  • Fonction : Auteur
C. Comboroure
  • Fonction : Auteur

Résumé

In this work, split-gate charge trap memories with electrical gate length down to 20nm are presented for the 1 st time. Silicon nanocristals (Si-ncs), or silicon nitride (Si 3 N 4) and hybrid Si-nc/SiN based split-gate memories, with SiO 2 or Al 2 O 3 control dielectrics, are compared in terms of program erase and retention. Then, the scalability of split-gate charge trap memories is studied, investigating the impact of gate length reduction on the memory window, retention and consumption. The results are analyzed by means of TCAD simulations.

Fichier principal
Vignette du fichier
Masoero-SplitGate-2011.pdf (1.52 Mo) Télécharger le fichier
Origine Fichiers produits par l'(les) auteur(s)
Licence
Loading...

Dates et versions

hal-01760601 , version 1 (29-07-2020)

Licence

Identifiants

Citer

L. Masoero, G. Molas, F. Brun, M. Gély, P. Colonna, et al.. Scalability of split-gate charge trap memories down to 20nm for low-power embedded memories. 2011 IEEE International Electron Devices Meeting (IEDM), Dec 2011, Washington, United States. ⟨10.1109/IEDM.2011.6131522⟩. ⟨hal-01760601⟩
287 Consultations
223 Téléchargements

Altmetric

Partager

  • More