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Communication Dans Un Congrès Année : 2000

Timed simulation of VLSI circuits using a FPGA net

Fichier non déposé

Dates et versions

hal-01573065 , version 1 (08-08-2017)

Identifiants

  • HAL Id : hal-01573065 , version 1

Citer

Laurent Vuillemin, Pirouz Bazargan Sabet. Timed simulation of VLSI circuits using a FPGA net. Applied Informatics (IASTED AI 2000), May 2000, Innsbruck, Austria. ⟨hal-01573065⟩
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