A 65nm CMOS Ramp Generator Design and its Application Towards a BIST Implementation of the Reduced-Code Static Linearity Test Technique for Pipeline ADCs - Archive ouverte HAL
Article Dans Une Revue Journal of Electronic Testing: : Theory and Applications Année : 2016

A 65nm CMOS Ramp Generator Design and its Application Towards a BIST Implementation of the Reduced-Code Static Linearity Test Technique for Pipeline ADCs

Domaines

Ingénierie assistée par ordinateur Systèmes embarqués Modélisation et simulation Intelligence artificielle [cs.AI] Micro et nanotechnologies/Microélectronique Electronique
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Soumis le : vendredi 2 septembre 2022-10:33:14

Dernière modification le : mercredi 18 décembre 2024-09:22:32

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hal-01447813 , version 1 (02-09-2022)

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Citer

Guillaume Renaud, Manuel J. Barragan, Asma Laraba, Haralampos-G. Stratigopoulos, Salvador Mir, et al.. A 65nm CMOS Ramp Generator Design and its Application Towards a BIST Implementation of the Reduced-Code Static Linearity Test Technique for Pipeline ADCs. Journal of Electronic Testing: : Theory and Applications, 2016, pp.407-421. ⟨10.1007/s10836-016-5599-8⟩. ⟨hal-01447813⟩

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