Design-for-Test Approach of an Asynchronous Network-on-Chip Architecture and its Associated Test Pattern Generation and Application - Archive ouverte HAL
Article Dans Une Revue IET Computers & Digital Techniques Année : 2009

Design-for-Test Approach of an Asynchronous Network-on-Chip Architecture and its Associated Test Pattern Generation and Application

Domaines

Micro et nanotechnologies/Microélectronique

Vincent Beroulle  : Connectez-vous pour contacter le contributeur

https://hal.science/hal-01105280

Soumis le : mardi 20 janvier 2015-10:16:09

Dernière modification le : mardi 3 septembre 2024-11:16:05

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Dates et versions

hal-01105280 , version 1 (20-01-2015)

Identifiants

Citer

Xuan-Tu Tran, Yvain Thonnart, Jean Durupt, Vincent Beroulle, Chantal Robach. Design-for-Test Approach of an Asynchronous Network-on-Chip Architecture and its Associated Test Pattern Generation and Application. IET Computers & Digital Techniques, 2009, 3 (5), pp.487-500. ⟨10.1049/iet-cdt.2008.0072⟩. ⟨hal-01105280⟩

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