Les systèmes embarqués mettent fréquemment en oeuvre des applications dont la sûreté est critique, faisant de la sécurité un aspect de plus en plus important dans leur conception. Les attaques visant l'intégrité du flot de contrôle (Control-Flow-Integrity - CFI) sont utilisées pour modifier le comportement d'un programme et peuvent conduire l'extraction directe ou indirecte d'informations précieuses en perturbant un système ou en créant des pannes. Bien que les attaques de type CFI soient bien connues dans le mode de l'informatique, il a été récemment démontré que ce type d'attaques pouvait aussi viser des systèmes embarqués. Dans ce contexte, la vérification de l'intégrité du flot de contrôle est principalement utilisée pour détecter des comportements logiciels inattendus tandis que très peu de travaux portent sur la surveillance des composants matériels non-programmables. Dans cet article, nous présentons une approche de vérification matérielle visant à améliorer la sécurité des systèmes embarqués et à prévenir les comportements non souhaités des composants matériels. Nous proposons une approche de conception qui génère des moniteurs sur puce (On-Chip Monitors OCM) durant la synthèse de haut niveau (HLS) d'accélérateurs matériels (HWacc). La synthèse des OCMs est introduite comme un ensemble d'étapes réalisées en parallèle du flot de HLS. Le moniteur généré automatiquement, vérifie durant l'exécution à la fois le comportement temporel aux entrées/ sorties et le flot de contrôle du composant matériel surveillé. Les résultats expérimentaux montrent l'intérêt de l'approche que nous proposons. La couverture des erreurs sur le flot de contrôle varie entre 99,75% et 100%, tandis que le surcoût matériel introduit par le moniteur est en moyenne inférieur à 10%. L'impact sur la fréquence de cadencement du circuit est au pire inférieure à 5% et l'impact sur le temps de synthèse est négligeableng and preventing unintended hardware behavior. We propose a design approach that designs on-chip monitors (OCM) during High-Level Synthesis (HLS) of hardware accelerators (HWacc). Synthesis of OCM is introduced as a set of steps realized concurrently to the HLS flow of HWacc. Automatically generated OCM checks at runtime both the input/output timing behavior and the control flow of the monitored HWacc. Experimental results show the interest of the proposed approach: the error coverage on the control flow ranges from 99.75% to 100% while in average the OCM area overhead is less than 10%, the clock period overhead is at worst less than 5% and impact on the synthesis time is negligible.