Extra-low parasitic gate-to-contacts capacitance architecture for sub-14nm transistor nodes - Archive ouverte HAL Accéder directement au contenu
Communication Dans Un Congrès Année : 2013

Extra-low parasitic gate-to-contacts capacitance architecture for sub-14nm transistor nodes

H. Niebojewski
  • Fonction : Auteur
C. Le Royer
  • Fonction : Auteur
Y. Morand
  • Fonction : Auteur
M.A. Jaud
  • Fonction : Auteur
O. Rozeau
  • Fonction : Auteur
T. Poiroux
  • Fonction : Auteur
Fichier non déposé

Dates et versions

hal-00878810 , version 1 (31-10-2013)

Identifiants

  • HAL Id : hal-00878810 , version 1

Citer

H. Niebojewski, C. Le Royer, Y. Morand, M.A. Jaud, O. Rozeau, et al.. Extra-low parasitic gate-to-contacts capacitance architecture for sub-14nm transistor nodes. 9th Workshop of the Thematic Network on Silicon on Insulator Technology, Devices and Circuits, EUROSOI 2013, 2013, Paris, France. ⟨hal-00878810⟩
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