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Communication Dans Un Congrès Année : 2010

Advanced ESD power clamp design for SOI FinFET CMOS technology

Steven Thijs
  • Fonction : Auteur
Dimitri Linten
  • Fonction : Auteur
Natarajan Mahadeva Iyer
  • Fonction : Auteur
Alessio Griffoni
  • Fonction : Auteur
Guido Groeseneken
  • Fonction : Auteur

Résumé

Two novel ESD power clamp design techniques for SOI FinFET CMOS technology are reported. First, a layout improvement technique is discussed for stacked gated diodes, which reduces the required area for a given ESD robustness and at the same time reduces the on-resistance of the clamp. Secondly, circuit design techniques are used to convert a standard RC-triggered active ESD clamp into a bi-directional design, thereby alleviating the need for a separate reverse protection diode. The concepts can be applied for planar SOI as well.
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Thijs_ESD_power_clamp_for_SOI_AG_MN.pdf (434.29 Ko) Télécharger le fichier
Origine : Fichiers produits par l'(les) auteur(s)
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Dates et versions

hal-00677458 , version 1 (08-03-2012)

Identifiants

Citer

Steven Thijs, David Trémouilles, Dimitri Linten, Natarajan Mahadeva Iyer, Alessio Griffoni, et al.. Advanced ESD power clamp design for SOI FinFET CMOS technology. International Conference on IC Design and Technology (ICICDT 2010), Jun 2010, Grenoble, France. pp.43-46, ⟨10.1109/ICICDT.2010.5510299⟩. ⟨hal-00677458⟩
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