A 2GHz CMOS DCO with optimized architecture for high speed clocking - Archive ouverte HAL
Communication Dans Un Congrès Année : 2011

A 2GHz CMOS DCO with optimized architecture for high speed clocking

Domaines

Electronique Traitement du signal et de l'image [eess.SP] Traitement du signal et de l'image [eess.SP]

Karine El Rassi  : Connectez-vous pour contacter le contributeur

https://centralesupelec.hal.science/hal-00631096

Soumis le : mardi 11 octobre 2011-14:44:49

Dernière modification le : mardi 3 septembre 2024-11:16:05

Fichier non déposé

Dates et versions

hal-00631096 , version 1 (11-10-2011)

Identifiants

  • HAL Id : hal-00631096 , version 1

Citer

Eldar Zianbetov, Mohammad Javidan, François Anceau, Dimitri Galayko, Eric Colinet, et al.. A 2GHz CMOS DCO with optimized architecture for high speed clocking. International Symposium on Circuits and Systems (ISCAS'11), May 2011, Rio de Janeiro, Brazil. pp.2845-2848. ⟨hal-00631096⟩

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