Abstract—L'augmentation de la complexité des Systèmes sur Silicium (SoC) fait de leur conception un challenge. Les outils d'aide à la conception, tels ceux de synthèse de haut-niveau (HLS) permettent une simplification de la conception et réduisent le "time-to-market". La description algorithmique d'applications incluant des assertions permet une détection anticipée d'erreurs résiduelles. Toutefois, ces assertions sont ignorées par les processus de synthèse HLS. Les travaux présentés dans cet article visent la transformation automatique des assertions du modèle algorithmique (écrit en C++, MatLab, etc.) en moniteurs de niveau RTL. Ces moniteurs, générés en VHDL et volontairement non synthétisables, permettent une simulation plus fiable de l'architecture matérielle ainsi qu'une vérification formelle de l'ensemble: vérification à la simulation de le convergence entre les hypothèses sur les entrées / sorties et les calculs effectués, vis-à-vis de la réalité du système hôte.