Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules - Archive ouverte HAL Accéder directement au contenu
Communication Dans Un Congrès Année : 2006

Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules

Fichier non déposé

Dates et versions

hal-00415965 , version 1 (11-09-2009)

Identifiants

  • HAL Id : hal-00415965 , version 1

Citer

Robert Pasterczyk, Christian Martin, Jean-Michel Guichon, Jean-Luc Schanen. Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules. ECPE Seminar: EMC in Power Electronics, Jul 2006, Grenoble, France. ⟨hal-00415965⟩

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