Conception en vue de Test pour l'Architecture d'un Réseau sur Puce Asynchrone - Archive ouverte HAL Accéder directement au contenu
Autre Publication Scientifique Année : 2006

Conception en vue de Test pour l'Architecture d'un Réseau sur Puce Asynchrone

Résumé

A cause de la complexit´e de beaucoup d'applications et de l'int´egration, les concepteurs embarquent de plus en plus de ressources de calcul (i.e., IPs) dans un syst`eme sur puce. Cependant, ceci rend le test de fabrication de ces syst`emes plus difficile, notamment pour les syst`emes sur puce `a base de r´eseaux sur puce asynchrone. L'objectif de cet article est de proposer d'une architecture DFT (“Design for Test”) innovante pour ces syst`emes sur puce. Cette architecture est modulaire, g´en´erique, dimensionnable, configurable. Elle est mise en oeuvre en logique asynchrone pour bien s'adapter `a la plateforme GALS (Globalement Asynchrone, Localement Synchrone). Quelques premiers r´esultats et conclusions seront pr´esent´es.
Fichier non déposé

Dates et versions

hal-00381555 , version 1 (05-05-2009)

Identifiants

  • HAL Id : hal-00381555 , version 1

Citer

Xuan Tu Tran, Jean Durupt, François Bertrand, Vincent Beroulle, Chantal Robach. Conception en vue de Test pour l'Architecture d'un Réseau sur Puce Asynchrone. 2006. ⟨hal-00381555⟩
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