Multi-Level power consumption modelling in the AADL design flow for DSP, GPP, and FPGA - Archive ouverte HAL
Communication Dans Un Congrès Année : 2008

Multi-Level power consumption modelling in the AADL design flow for DSP, GPP, and FPGA

Eric Senn
Lab-STICC_UBS_CACS_MOCS
Johann Laurent
Lab-STICC_UBS_CACS_MOCS
Jean-Philippe Diguet
Lab-STICC_UBS_CACS_MOCS
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https://hal.science/hal-00370823

Soumis le : mercredi 25 mars 2009-15:02:58

Dernière modification le : mardi 27 août 2024-12:40:53

Fichier non déposé

Dates et versions

hal-00370823 , version 1 (25-03-2009)

Identifiants

  • HAL Id : hal-00370823 , version 1

Citer

Eric Senn, Johann Laurent, Jean-Philippe Diguet. Multi-Level power consumption modelling in the AADL design flow for DSP, GPP, and FPGA. International Workshop on Model Based Architecting and Construction of Embedded Systems (ACESMB 2008, in conjunction with MODELS 2008), Sep 2008, Toulouse, France. pp.1. ⟨hal-00370823⟩

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