Test limit evaluation for an ADC Design-for-Test approach by using a CAT platform - Archive ouverte HAL
Communication Dans Un Congrès Année : 2008

Test limit evaluation for an ADC Design-for-Test approach by using a CAT platform

Résumé

This paper presents a Design-for-Test method for folded and interpolated analog-to-digital converters. The test approach samples relative voltage deviations among internal circuit nodes. A fault simulation is used to establish the fault detection threshold of the BIST by using a CAT platform.

Domaines

Micro et nanotechnologies/Microélectronique

Lucie Torella  : Connectez-vous pour contacter le contributeur

https://hal.science/hal-00347714

Soumis le : mardi 16 décembre 2008-15:39:16

Dernière modification le : mercredi 18 décembre 2024-09:34:11

Fichier non déposé

Dates et versions

hal-00347714 , version 1 (16-12-2008)

Identifiants

  • HAL Id : hal-00347714 , version 1

Citer

Y. Lechuga, Ahcène Bounceur, R. Mozuelos, M. Martinez, S. Bracho, et al.. Test limit evaluation for an ADC Design-for-Test approach by using a CAT platform. 23rd International Conference on Design of Circuits and Integrated Systems (DCIS'08), Grenoble, France, November 12-14, Nov 2008, Grenoble, France. pp.session 1D2. ⟨hal-00347714⟩

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