A cause de la complexité de beaucoup d'applications et de l'intégration, les concepteurs embarquent de plus en plus de ressources de calcul (i.e., IPs) dans un système sur puce. Cependant, ceci rend le test de fabrication de ces systèmes plus difficile, notamment pour les systèmes sur puce à base de réseaux sur puce asynchrone. L'objectif de cet article est de proposer d'une architecture DFT (“Design for Test”) innovante pour ces systèmes sur puce. Cette architecture est modulaire, générique, dimensionnable, configurable. Elle est mise en oeuvre en logique asynchrone pour bien s'adapter à la plateforme GALS (Globalement Asynchrone, Localement Synchrone). Quelques premiers résultats et conclusions seront présentés.