Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules - Archive ouverte HAL Accéder directement au contenu
Autre Publication Scientifique Année : 2006

Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules

Fichier non déposé

Dates et versions

hal-00200841 , version 1 (21-12-2007)

Identifiants

  • HAL Id : hal-00200841 , version 1

Citer

R. Pasterczyk, Christian Martin, Jean-Michel Guichon, Jean-Luc Schanen. Optimisation of gate circuit layout for reduced EMC self-disturbance inside Power Modules. 2006. ⟨hal-00200841⟩

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