3D embedded AI compute cube based on vertical nanowire devices
Cube de calcul IA intégré en 3D basé sur des dispositifs à nanofils verticaux
Résumé
The vertical nanowire field effect transistor (VNWFET) is an emerging technology that promises to improve the sustainability of future transistor scaling beyond the limitations of conventional lateral devices. With its 3D gate-all-around (GAA) architecture, such a technology enables designs with improved energy-efficiency as well as reduced footprint and thus interconnect capacitance.In this context, we use an accurate executable compact model implemented in Verilog-A with a parameter set fitted to measurements of an experimental fabricated VNWFET device to propose a novel flow toward the generation and verification of standard cell libraries. Our work goes from transistor level design and characterization of basic logic cells up to physical design, verification and parasitic extraction. This then allowed us to generate standard cell libraries based on this VNWFET technology.In addition, we extended this flow toward the design exploration and optimization of double-gate stacking; one of the main aspects of such GAA devices. Indeed, this includes the circuit and physical design and evaluation of such cells up to the corresponding standard cell libraries.Logic synthesis on the ISCAS-85 benchmark circuits was then performed in order to verify and evaluate the different variants of our libraries (against traditional CMOS technologies as well as the 7nm FinFET). Finally, this enabled the synthesize of our desired AI Processing Element (PE) the Neural Network Compute Cube (N2C2); a basic computational unit of a targeted Systolic Array as well as evaluating the performance and cost of the N2C2 based on vertical technology. For example, evaluating the Power-Delay-Area Product showed that synthesized N2C2 with the VNWFET libraries outperforms that of the 7 nm FinFET by by 2.11X and 3.39X for single and double gate approaches respectively.
Le transistor à effet de champ à nanofil vertical (VNWFET) représente une technologie émergente susceptible de prolonger le scaling des transistors au-delà des limites des dispositifs latéraux conventionnels. Grâce à son architecture tridimensionnelle gate-all-around (GAA), il offre un meilleur compromis en termes d'efficacité énergétique, d'empreinte et de capacitance d'interconnexion.Dans ce travail, nous présentons un flot complet de génération et de vérification de bibliothèques de cellules standards basé sur un modèle compact exécutable en Verilog-A, ajusté à partir de mesures expérimentales sur dispositifs VNWFET. Ce flot couvre la conception au niveau transistor, la caractérisation de cellules logiques de base, le design physique ainsi que l'extraction parasitique. Nous l'étendons ensuite à l'exploration et à l'optimisation de l'empilement à double grille, caractéristique clé des dispositifs GAA.La synthèse logique sur les circuits de référence ISCAS-85 permet d'évaluer différentes variantes de bibliothèques (comparées au CMOS et au FinFET 7 nm) et conduit à la synthèse d'un élément de traitement IA (Processing Element, PE): le Neural Network Compute Cube (N2C2), unité de calcul élémentaire d'un réseau systolique ciblé. L'évaluation du produit Puissance-Délai-Surface (PDAP) démontre que le N2C2 synthétisé avec les bibliothèques VNWFET surpasse le FinFET 7 nm d'un facteur de 2,11X et 3,39X pour les approches à simple et double grille, respectivement.
| Origine | Version validée par le jury (STAR) |
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